Что такое сбис в информатике
Перейти к содержимому

Что такое сбис в информатике

  • автор:

СБИС программируемой логики «система на кристалле»

Современный уровень развития технологии производства интегральных микросхем позволяет разместить в одном кристалле ПЛИС несколько миллионов элементарных логических схем типа «2И-НЕ», «2ИЛИ-НЕ», при этом тактовая частота работы СБИС может достигать 1 ГГц и более. При таких возможностях в одном кристалле можно разместить целую цифровую систему. Это может быть процессор, память или интерфейсное устройство.

Несмотря на большое функциональное разнообразие в цифровых системах самого разного назначения, есть, тем не менее, функциональные узлы, присущие всем устройствам. Для реализации этих узлов, конечно, можно использовать и обычные средства программируемой логики. Но гораздо эффективнее их построение на основе специализированных областей, выделенных на кристалле для выполнения заранее определенных функций. Эти области носят название аппаратных ядер. Самыми очевидными функциональными узлами, без которых не может быть построено большинство цифровых систем, являются узлы, осуществляющие вычислительную обработку – сумматоры и, особенно, умножители. Реализация системы цифровой обработки информации также невозможна без ОЗУ. На примере этого узла наиболее очевидными становятся преимущества подхода к реализации СБИС с использованием аппаратных ядер. Так, аппаратное ядро ОЗУ емкостью 256–512 бит занимает площадь на кристалле, в десять раз меньшую, чем площадь, которая потребовалась бы для синтеза такого же ОЗУ средствами обычной программируемой логики. Кроме того, при этом в несколько раз повышается быстродействие такого ОЗУ. Ядра, предназначенные для реализации ОЗУ, выполняются с небольшой емкостью. Хотя существуют системы, требующие больших объемов памяти, делать аппаратные ядра ОЗУ большой емкости экономически нецелесообразно, так как это резко снижает степень универсальности таких СБИС и сужает рынок их сбыта.

Также в виде аппаратных ядер эффективно реализуются такие специализированные узлы, как аппаратные умножители. Так, умножитель двух 8-битных слов занимает площадь, равную 1/5 площади, требующейся для реализации такого же умножителя с помощью логических блоков FPGA. Но самым эффективным направлением успешного применения аппаратных ядер являются интерфейсные узлы, контроллеры и процессоры.

Основой для реализации СБИС «система на кристалле» стало направление FPGA. Многие специалисты стали дистанцировать СБИС с аппаратными ядрами как новый вид архитектуры, однако сами фирмы – производители ПЛИС обозначили их как усовершенствованные СБИС с архитектурой FPGA. И если раньше в состав микросхемы FPGA входили, главным образом, ЛБ и БВВ, то теперь пользователям предлагается и целый ряд других функциональных узлов, выполненных в виде аппаратных ядер.

Рассмотрим ряд современных микросхем FPGA на примере ряда СБИС фирмы Altera, которая наряду с другой фирмой Xilinx занимает до 86% мирового рынка ПЛИС. Фирма предлагает три семейства СБИС FPGA: Stratix, Arria и Cyclone. Первые ПЛИС семейства Stratix были анонсированы в 2002 г. и выполнялись по 120 нм технологическому процессу. Последние (но состоянию на 2012 г.) ПЛИС семейства Stratix, выпущенные в 2010 году, выполнялись уже по технологии 28 нм. Логическая емкость этих СБИС составляет около 1 млн эквивалентных логических элементов. Кроме логических блоков микросхемы этого семейства содержат аппаратные блоки контроллеров интерфейсов и внешней памяти, блоки встроенного ОЗУ, аппаратные блоки для цифровой обработки сигналов (DSP-блоки – digital signal processor) переменной точности. Для приема и передачи высокоскоростных (единицы гигагерц) цифровых сигналов в микросхемах есть блоки приемопередатчиков (трансиверов), работающих с различными протоколами.

Первые СБИС семейства Arria появились в 2007 г. и реализовывались на базе технологии 90 нм, последние СБИС реализованы уже по технологии 28 им. Это семейство относятся к ПЛИС среднего диапазона и предназначены для решения телекоммуникационных задач с повышенными требованиями по стоимости и энергопотреблению. Эти микросхемы имеют гот же набор блоков, что и ПЛИС семейства Stratix. Кроме этого, у последнего подсемейства Arria V, выпущенного в 2011 г., есть аппаратный процессорный блок, основой которого является двухъядерный процессор ARM Cortex А9, и блоки тактирования.

Для решения широкого круга задач выпускаются недорогие микросхемы семейства Cyclone, также обеспечивающие низкое энергопотребление и имеющие в своем составе тот же набор блоков. Первые СБИС этого семейства, реализованные по технологии 0,18 мкм, были выпущены в 2002 г. На сегодня фирмой Altera предлагается пять подсемейств Cyclone, последнее из которых Cyclone V появилось в 2011 г. и реализовано по технологии 28 нм. Несмотря на низкую стоимость, микросхемы содержат необходимый набор функциональных блоков для реализации на их основе целой цифровой системы. Чтобы наглядно представить вычислительную мощность этих СБИС, перечислим весь набор ресурсов, предоставляемых разработчику цифровой системы микросхемой Cyclone VSTD6:

  • • 41 509 адаптивных логических модулей;
  • • 110 000 эквивалентных логических элементов;
  • • 166 036 триггеров;
  • • 514 блоков встроенного ОЗУ;
  • • встроенное ОЗУ объемом 5140 Кбит;
  • • 512 математических блоков обработки цифровых сигналов;
  • • 224 умножителя 18×18;
  • • двухъядерный процессорный блок ARM Cortex-A9;
  • • 9 трансиверов со скоростью передачи 9 Гбит/с;
  • • контроллер внешней памяти;
  • • 2 контроллера PCI Express.

Модифицированный муравьиный алгоритм планирования СБИС на базе композитной модели пространства решений

Сформирован план кристалла путем рекурсивного использования «гильотинного разреза». Задать план это: задать структуру дерева разрезов, т. е. последовательность бинарных разрезов; для внутренних вершин дерева указать тип разреза H или V; пронумеровать листья дерева и указать ориентацию модулей. Структуру бинарного дерева разрезов можно задать, используя на базе алфавита A= польское выражение, где множество букв М = i|i = 1, 2, . nM> соответствует листьям дерева разрезов (областям), а множество R = соответствует разрезам. Предложен способ и методы решения задач планирования СБИС на основе модифицированной муравьиной колонии. Задача синтеза дерева разрезов плана с выбором типов разрезов, идентификацией и ориентацией модулей сведена к задаче формирования модифицированного польского выражения с идентификацией элементов на композитной модели пространства решений, включающей в себя множество альтернативных вершин. Для отражения коллективной эволюционной памяти в течение жизни популяции муравьев и для формирования решения задачи использован полный граф G = (X, U) с альтернативными состояниями вершин. Каждая вершина может находиться в одном из двух альтернативных состояний (α или β), соответствующих ориентации модуля или типу разреза. Задача синтеза польского выражения сформулирована как задача поиска минимального по стоимости маршрута на графе поиска решений G = (X, U). Отличительная особенность заключается в том, что при построении маршрута одновременно с выбором вершины xi∈X осуществляется выбор состояния этой вершины. Временная сложность алгоритма составляет O(n 2 ). Эксперименты показали, что при больших размерностях временные показатели разработанного алгоритма превосходят показатели сравниваемых алгоритмов при лучших значениях целевой функции

Работа выполнена при финансовой поддержке Российского фонда фундаментальных исследований (грант РФФИ № 17-07-00997а)

Литература

[1] Курейчик В.М., Лебедев Б.К., Лебедев В.Б. Планирование сверхбольших интегральных схем на основе интеграции моделей адаптивного поиска. Известия РАН. Теория и системы управления, 2013, № 1, с. 84—101.

[2] Лебедев Б.К., Лебедев О.Б., Лебедев В.Б. Методы, модели и алгоритмы размещения. Ростов-на-Дону, Изд-во ЮФУ, 2015.

[3] Лебедев О.Б. Модели адаптивного поведения муравьиной колонии в задачах проектирования. Ростов-на-Дону, Изд-во ЮФУ, 2013.

[4] Qi L., Xia Y., Wang L. Simulated annealing based thermal-aware floorplanning. ICECC, 2011, pp. 463—466. DOI: 10.1109/ICECC.2011.6067654

[5] Chen J., Zhu W. A hybrid genetic algorithm for VLSI floorplanning. ICIS, 2010, pp. 128—132. DOI: 10.1109/ICICISYS.2010.5658785

[6] Карпенко А.П. Современные алгоритмы поисковой оптимизации. Алгоритмы, вдохновленные природой. М., Изд-во МГТУ им. Н.Э. Баумана, 2014.

[7] Chen G., Guo W., Chen Y. A PSO-based intelligent decision algorithm for VLSI floorplanning. Soft Comput., 2010, vol. 14, iss. 12, pp. 1329—1337. DOI: https://doi.org/10.1007/s00500-009-0501-6

[8] Banerjee P., Sangtani M., Sur-Kolay S. Floorplanning for Partially Reconfigurable FPGAs. IEEE Trans. Comput.-Aided Design Integr. Circuits Syst., 2011, vol. 30, iss. 1, pp. 8—17. DOI: 10.1109/TCAD.2010.2079390

[9] Ерошенко И.Н. Разработка генетического алгоритма кластерного планирования СБИС. Известия ЮФУ. Технические науки, 2010, № 7, с. 54—60.

[10] Лебедев Б.К., Лебедев В.Б. Планирование на основе роевого интеллекта и генетической эволюции. Известия ЮФУ. Технические науки, 2009, № 4, с. 25—33.

[11] Курейчик В.В., Курейчик В.В. Архитектура гибридного поиска при проектировании. Известия ЮФУ. Технические науки, 2012, № 7, с. 22—27.

[12] Kureichik V.M., Lebedev B.K., Lebedev O.B. Hybrid evolutionary algorithm of planning VLSI. Proc. GECCO’10. Portland, OR, 2010, рр. 821—822.

[13] Лебедев Б.К., Лебедев О.Б. Биоинспирированные методы планирования кристалла СБИС. Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС), 2014, № 1, с. 171—176.

[14] Лебедев О.Б. Планирование СБИС на основе метода муравьиной колонии. Известия ЮФУ. Технические науки, 2010, № 7, с. 67—73.

[15] Potti S., Pothiraj S. GPGPU implementation of parallel memetic algorithm for VLSI floorplanning problem. In: Nagamalai D., Renault E., Dhanuskodi M. (eds). Trends in Computer Science, Engineering and Information Technology. CCSEIT 2011. Communications in Computer and Information Science, vol. 204. Berlin, Heidelberg, Springer, pp. 432—441. DOI: https://doi.org/10.1007/978-3-642-24043-0_44

[16] Shanavas I.H. et al. Evolutionary algorithmical approach for VLSI floorplanning problem. IJCTE, 2009, vol. 1, no. 4, pp. 461—464. DOI: 10.7763/IJCTE.2009.V1.75

[17] Silvaco Library Platform™. URL: http://www.nangate.com

[18] MCNC: веб-сайт компании. URL: www.mcnc.org (дата обращения: 15.04.2019).

[20] HB Suite. cadlab.cs.ucla.edu: веб-сайт. URL: http://cadlab.cs.ucla.edu/cpmo/HBsuite.html (дата обращения: 15.02.2019).

[21] Ma Q., Young E.F.Y. Multivoltage floorplan design. IEEE Trans. Comput.-Aided Design Integr. Circuits Syst., 2010, vol. 29, iss. 4, pp. 607—617. DOI: 10.1109/TCAD.2010.2042895

[22] Лебедев Б.К., Лебедев О.Б., Лебедева Е.М. Гибридный алгоритм ситуационного планирования траектории на плоскости в условиях частичной неопределенности. Вестник МГТУ им. Н.Э. Баумана. Сер. Приборостроение, 2018, № 1, с. 76—93. DOI: 10.18698/0236-3933-2018-1-76-93

Copyright ©BaumanPress 2012-2018. Создание электронного журнала — AKMedia.ru Техническая поддержка — Bauman Team

Сбис

Сбис (сверхбольшая интегральная схема; Very (Ultra) Large-Scale Integrated Circuit, VLSIC, ULSIC) — большая интегральная схема со сверхбольшой степени интеграции (до миллиона элементов в кристалле). Различают также УБИС (ультрабольшая интегральная схема, до миллиарда элементов); ГБИС (гигабольшая, более миллиарда). Развитие микроэлектроники, выраженное в увеличении степени интеграции, является физической основой развития вычислительной техники. В соответствии с законом Мура количество транзисторов в одной микросхеме должно удваиваться. Это можно показать на примере развития микропроцессоров корпорации Intel: 1965 — 30; 1975 — 65 тыс.; 1978 — на кристалле микросхемы центрального процессора 8086 содержалось 29 тыс. транзисторов; 1982 (i286) — 134 тыс.; 1985 (i386) — 275 тыс.; 1989 (i486DX) — 1, 4 млн; 1993 (Pentium) — 3, 1 млн; 1995-1996 (Pentium Pro) — 5, 5 млн. В 2000 году количество транзисторов на одном кристалле составило около 50 млн; в 2002 году (Pentium 4 на основе 0, 13 мкм технологии) — 55 млн. В августе 2004 года корпорация Intel выпустила на основе использования 65-нанометровой технологии микросхемы памяти стандарта SRAM, содержащие более 0, 5 млрд. транзисторов (емкость 70 Мбит). Соответственно возрастала и тактовая частота работы микропроцессоров.

  • ТЕХНИКА » Компьютеры и интернет » Основы информатики и вычислительной техники » Микроэлектронные технологии

Система визуализации и аналитической поддержки проектирования топологии СБИС для технологии двойного шаблона Текст научной статьи по специальности «Компьютерные и информационные науки»

Аннотация научной статьи по компьютерным и информационным наукам, автор научной работы — В.А. Шахнов, Л.А. Зинченко, В.А. Верстов, В.В. Макарчук

В статье обсуждается ПО для визуализации и аналитической поддержки процесса проектирования СБИС . Особо отмечается важность визуализации в рамках процесса проектирования систем на кристалле. Необходимость визуализации является следствием растущего объема информации, который должен учитывать инженер-проектировщик СБИС в процессе своей работы. В статье выделяется основная задача визуализации – преобразование информации из формата, позволяющего эффективно производить вычисления, в формат, удобный для восприятия и познания человеком. Аналитическая поддержка процесса проектирования систем на кристалле основана на использовании методов кластеризации и когнитивных технологиях для представления информации об альтернативных проектных решениях топологии критического слоя СБИС . В качестве иллюстрации возможностей разработанного ПО в статье обсуждаются результаты применения методов классификации и кластеризации конфликтов при трансформации топологии СБИС для технологии двойного шаблона. Процесс трансформации топологии СБИС основывается на графовых моделях представления топологии, в том числе на графе противоречий. В статье предлагается подход к кластеризации и классификации противоречий, которые возникают в процессе трансформации топологии СБИС для технологии двойного или мультишаблона. На основании предлагаемой классификации рассматривается выбор различных вариантов проектных решений. В статье приведены результаты экспериментальных исследований разработанных подходов: показаны примеры визуализации топологии СБИС при ее трансформации для технологии двойного шаблона.

i Надоели баннеры? Вы всегда можете отключить рекламу.

Похожие темы научных работ по компьютерным и информационным наукам , автор научной работы — В.А. Шахнов, Л.А. Зинченко, В.А. Верстов, В.В. Макарчук

Алгоритмы трансформации топологии субмикронных сверхбольших интегральных схем

Маршрут логико-топологического синтеза комбинационных схем для КМОП технологий с трехмерным затвором транзистора

Алгоритм преобразования топологии субмикронных СБИС
Проектирование верхнего уровня в иерархическом маршруте

Теоретико-графовая модель сложно-функциональных блоков для КМОП технологий с трехмерной структурой транзистора

i Не можете найти то, что вам нужно? Попробуйте сервис подбора литературы.
i Надоели баннеры? Вы всегда можете отключить рекламу.

VISUAL ANALYTICS SUPPORT SYSTEM OF VLSI LAYOUT DESIGN FOR DOUBLE PATTERNING TECHNOLOGY

The paper discusses a software tool for visualization and analytical support of VLSI layout design process. It is noted that visualization is a very important part of the system-on-chip design process. Nowadays a VLSI design engineer has to manage big data arrays during his everyday duties. The paper notes that the main purpose of visualization is data transfor-mation from format that is suitable for high-performance computing to format that is convenient for human perception and cognition. An analytics support tool for system-on-chip design process is based on clustering and cognitive technologies for different project solutions representation of VLSI layout during its decomposition for double or multi-patterning. VLSI layout decomposition is based on graph models, e.g. a contradiction graph. The paper proposes an approach to clustering and classi-fication of contradictions that a design-engineer has to manage during VLSI layout decomposition for double or multi-pattern-ing. The authors propose different project solutions according their contradiction classification. They also illustrate the ap-proach to contradiction visualization for the double patterning technology.

Текст научной работы на тему «Система визуализации и аналитической поддержки проектирования топологии СБИС для технологии двойного шаблона»

УДК 004.272.43:004.42 Дата подачи статьи: 19.01.16

СИСТЕМА ВИЗУАЛИЗАЦИИ И АНАЛИТИЧЕСКОЙ ПОДДЕРЖКИ ПРОЕКТИРОВАНИЯ ТОПОЛОГИИ СБИС ДЛЯ ТЕХНОЛОГИИ ДВОЙНОГО ШАБЛОНА

(Исследование выполнено при частичной финансовой поддержке РФФИ в рамках научного проекта № 14-07-31074 мол а)

В.А. Шахнов, член-корреспондент РАН, д.т.н., зав. кафедрой; Л.А. Зинченко, д.т.н. профессор; В.А. Верстов, аспирант, v.verstov@gmail.com; В.В. Макарчук, к.т.н, доцент (Московский государственный технический университет им. Н.Э. Баумана, ул. 2-я Бауманская, 5, г. Москва, 105005, Россия)

В статье обсуждается ПО для визуализации и аналитической поддержки процесса проектирования СБИС. Особо отмечается важность визуализации в рамках процесса проектирования систем на кристалле. Необходимость визуализации является следствием растущего объема информации, который должен учитывать инженер-проектировщик СБИС в процессе своей работы. В статье выделяется основная задача визуализации — преобразование информации из формата, позволяющего эффективно производить вычисления, в формат, удобный для восприятия и познания человеком. Аналитическая поддержка процесса проектирования систем на кристалле основана на использовании методов кластеризации и когнитивных технологиях для представления информации об альтернативных проектных решениях топологии критического слоя СБИС. В качестве иллюстрации возможностей разработанного ПО в статье обсуждаются результаты применения методов классификации и кластеризации конфликтов при трансформации топологии СБИС для технологии двойного шаблона. Процесс трансформации топологии СБИС основывается на графовых моделях представления топологии, в том числе на графе противоречий. В статье предлагается подход к кластеризации и классификации противоречий, которые возникают в процессе трансформации топологии СБИС для технологии двойного или мультишаблона. На основании предлагаемой классификации рассматривается выбор различных вариантов проектных решений. В статье приведены результаты экспериментальных исследований разработанных подходов: показаны примеры визуализации топологии СБИС при ее трансформации для технологии двойного шаблона.

Ключевые слова: когнитивная информатика, СБИС, технология мультишаблона, визуальная аналитика, теория графов.

Визуализация данных является одним из важнейших этапов процесса извлечения необходимых данных из большого объема информации. Основная задача визуализации — преобразование информации из формата, позволяющего эффективно производить вычисления, в формат, удобный для восприятия и познания человеком. Когнитивные инфокоммуникации находятся на стыке информатики и когнитивной науки [1-3]. Когнитивные подходы заметно упрощают интер-когнитивные коммуникации между высокопроизводительными вычислительными системами и проектировщиками.

В работе [4] рассмотрены проблемы использования когнитивных технологий в наноинженерии, в частности, подход к представлению знаний при проектировании СБИС. Показано, что дальнейшее развитие САПР СБИС требует нового подхода, который использовал бы последние достижения в области когнитивных технологий. Известно, что обнаружение ошибок в топологии СБИС на ранних стадиях проектирования может помочь преодолеть множество сложностей при проектировании и производстве СБИС [5].

В настоящее время технологии двойного шаблона и мультишаблона занимают важное место в производстве СБИС, так как развитие литографии

ультрафиолетом задерживается на неопределенный срок. Для технологии мультишаблона критический слой топологии декомпозируется на два или более шаблонов. При трансформации топологии СБИС для технологии двойного шаблона необходимо декомпозировать исходный слой на два новых.

Различные подходы к декомпозиции топологии СБИС для технологии двойного шаблона рассмотрены в работах [6-8]. Также следует заметить, что для трансформации топологии СБИС для технологии двойного шаблона требуются значительные вычислительные ресурсы в силу огромного размера файлов описания топологии. Параллельные алгоритмы трансформации топологии СБИС для технологии двойного шаблона описаны в работах

На современном этапе проектирование и производство электронных приборов требуют новых методов и подходов. Основное преимущество технологии «кремний на изоляторе» — высокая стойкость к спецвоздействиям [11]. Однако существует ряд эффектов, которые приводят к нестабильной работе радиационно-стойких СБИС. Эти проблемы могут быть решены с использованием многозатворных транзисторов (п-, а-затворные транзисторы) [12], но это приводит к необходимости про-

ектирования СБИС с неманхэттенской топологией. В работе [13] представлены параллельные алгоритмы для декомпозиции неманхэттенской топологии, реализованные в программе ParallelDPLayout Migrator.

В программе ParallelDPLayout Migrator для описания графовых моделей применяется язык DOT. Для визуализации графов используется ПО с открытым исходным кодом GraphViz [14]. Программа была протестирована с использованием библиотек Nangate Open Cell Library и Lower Power Open Cell Library [15, 16].

В статье рассматривается дальнейшее расширение функциональности программы ParallelDP-Layout Migrator. Описан предлагаемый подход к визуализации противоречий при трансформации топологии СБИС для технологии двойного шаблона, основанный на когнитивных технологиях.

для поддержки процесса проектирования топологии СБИС

Правильное и удобное представление данных и их визуализация могут заметно влиять на процесс проектирования СБИС. Понимание того, как человек воспринимает информацию, может оказать заметную помощь при разработке систем поддержки принятия решений в рамках процесса проектирования СБИС.

Топология СБИС состоит из множества ячеек, которые, в свою очередь, могут также состоять из множества ячеек. Очевидно, что инженер-проектировщик не может одновременно оперировать тысячами ячеек. Помимо этого, необходимо учитывать параметры технологии двойного шаблона и множество конструкторско-технологических ограничений, в том числе минимальное расстояние между элементами топологии. Модели топологии СБИС на основе графов и геометрический способ их представления широко используются в САПР СБИС. В статье предлагаются новые подходы к визуализации графов противоречий и ограничений с использованием когнитивных элементов, а также подходы к использованию классификации и кластеризации как инструментов для визуализации и аналитической поддержки проектирования топологии СБИС для технологии двойного шаблона.

При трансформации топологии СБИС для технологии двойного шаблона генерируются огромные объемы данных, в числе которых есть данные о противоречиях между полигонами. Однако следует заметить, что после трансформации топология СБИС теряет связь с исходной иерархией ячеек. Это приводит к тому, что инженеру тяжело анализировать полученные результаты. Для решения данной проблемы предлагается использовать специальную модель, которая упрощает локализацию противоречий. При классификации противоречий

вершины графа противоречий G распределяются между кластерами согласно исходной иерархии ячеек. Кластеры геометрически представляются в виде прямоугольников. Необходимо отметить, что каждая ячейка может встречаться несколько раз в одной и той же топологии.

Большие кластеры представляют собой ячейки, меньшие кластеры — конкретные экземпляры ячеек. Предлагаемая модель одновременно показывает и геометрические примитивы, из которых состоит топология, и иерархию ячеек.

Авторы предлагают следующую классификацию противоречий между полигонами:

— внутренние противоречия — противоречия между полигонами в рамках одного экземпляра ячейки;

— противоречия ячейки — противоречия между полигонами из разных экземпляров одной и той же ячейки;

— внешние противоречия — противоречия между полигонами, относящимися к разным ячейкам.

Для визуализации предложенной выше классификации противоречий возможно использование цветовой кодировки для представления ребер графа противоречий: ребра, представляющие противоречия первого типа, отображать черным цветом, второго типа — синим, а третьего — красным как наиболее сложные противоречия.

Предложенная классификация противоречий и использование когнитивной графики для представления информации о противоречиях позволяют управлять данными при проектировании СБИС по технологии двойного шаблона. Очевидно, что инженер-проектировщик может выбирать разные проектные решения для разных типов противоречий. Противоречия первого типа можно устранить, изменив топологию одной ячейки. Противоречия второго типа разрешаются выбором другой ячейки или изменением размещения ячеек на кристалле. Последний тип противоречий наиболее сложен, так как необходимо проанализировать множество альтернативных проектных решений.

Возможности разработанного ПО могут быть проиллюстрированы на примере трансформации топологии «Сумматор». На рисунке 1 представлен фрагмент топологии сумматора, который не получилось декомпозировать для технологии двойного шаблона. Соответствующий ему граф противоречий G приведен на рисунке 2. Граф противоречий содержит 46 вершин и 57 ребер. На рисунках 1 и 2 полигоны первого слоя и соответствующие им вершины графа противоречий после декомпозиции показаны розовым цветом, полигоны второго слоя и соответствующие им вершины графа противоречий — синим. Полигоны и соответствующие им вер-

Рис. 1. Сумматор: фрагмент слоя металлизации после декомпозиции

Fig. 1. Accumulator: a metallization layer fragment after decomposition

Рис. 2. Сумматор: граф противоречий для слоя металлизации

Fig. 2. Accumulator: the contradiction graph for a metallization layer

шины графа противоречий, которые не удалось окрасить и, следовательно, разнести по слоям, показаны серым цветом.

На основе анализа рисунков 1 и 2 проектировщику достаточно сложно определить, какие ячейки исходной топологии привели к неразрешимым противоречиям. На рисунке 3 проиллюстрировано применение предлагаемого подхода с использованием кластеризации на основе исходной иерархии ячеек.

На рисунке 4 даны примеры противоречий всех типов согласно предлагаемой классификации. Ребра, соответствующие противоречиям 1-го типа (противоречия между парами полигонов , , , , , , , , ), показаны черным цветом. Ребра, соответствующие противоречиям 2-го типа (противоречия между полигонами , , ), показаны синим цветом. Ребра, соответствующие противоречиям 3-го типа (противоречия между полигонами , , , ),

показаны красным. На основе полученного средствами когнитивной графики визуального представления противоречий проектировщик может

Рис. 3. Граф противоречий с кластерами: 24 противоречия 1-го типа, 3 противоречия 2-го типа и 30 противоречий 3-го типа

Fig. 3. The contradiction graph with clusters: 24 contradictions of the 1st type, 3 contradictions of the 2nd type and 30 contradictions of the 3rd type

Puc. 4. Примеры противоречий 1, 2 и 3-го типов

Fig. 4. Contradiction examples of the 1st, 2nd and 3rd type

сделать вывод о степени связности различных ячеек в рамках топологии СБИС и переназначить распределение полигонов между слоями.

Необходимо отметить, что кластеризация и представление противоречий с использованием когнитивной графики упрощают процесс принятия проектных решений при проектировании СБИС.

Предложенный подход к аналитической поддержке проектирования СБИС может применяться как для проектирования СБИС, так и для анализа количественных характеристик качества топологии СБИС. Следует заметить, что количество противоречий 2-го и 3-го типов показывают степень связности ячеек в топологии СБИС. В приведенном примере (фрагмент слоя металлизации топологии «Сумматор») более половины противоречий — противоречия 3-го типа (30 из 57 противоречий, более 50 %), что свидетельствует о высокой степени связности ячеек в топологии исследуемой СБИС.

В заключение отметим, что в статье предложен подход к аналитической поддержке проектирования топологии СБИС. Очевидно, что предложенный подход для обработки противоречий при трансформации топологии СБИС, базирующийся на использовании когнитивных технологий, упрощает проектирование топологии СБИС.

Предложенный подход реализован в новой версии программы ParallelDPLayout Migrator. Все графы (рис. 2-4) были получены при ее использовании и визуализированы при помощи библиотеки с открытым исходным кодом GraphViz [14].

Необходимо отметить, что предложенный подход может быть расширен при проектировании СБИС и для технологии мультишаблона.

1. Baranyi P., Csapo A. Definition and Synergies of Cognitive Infocommunications. Acta Polytechnica Hungarica, 2012, vol. 9, pp. 67-83.

2. Persa G., Csapo A., Baranyi P. CogInfoCom Systems from an Interaction Perspective — A Pilot Application for EtoCom. Journ. of Advanced Computational Intelligence and Intelligent Informatics, 2012, vol. 16, no. 2, pp. 297-304.

3. Sallai G. The Cradle of Cognitive Infocommunications. Acta Polytechnica Hungarica, 2012, vol. 9, no. 1, pp. 171-181.

4. Shakhnov V., Zinchenko L., Makarchuk V., Verstov V. Heterogeneous Knowledge Representation for VLSI Systems and MEMS Design. Proc. 2013 IEEE 4th Intern. Conf. Cognitive Infocommunications (CogInfoCom), 2013, pp. 189-194.

5. Patterson O.D., Ryan D.A., Monkowski M.D., Nguyen-Ngoc D., Morgenfeld B., Chung-ham Lee, Chieh-Hung Liu, Chiming Chen, Shih-Tsung Chen. Early Detection of Systematic Patterning Problems for a 22nm SOI Technology using E-Beam Hot Spot Inspection. Proc. SEMI2013, 2013, pp. 295-300.

6. Ghaida R.S., Agarwal K.B., Nassif S.R., Xin Y., Liebmann L.W., Gupta P. Layout Decomposition and Legalization for Double-Patterning Technology. Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on, 2013, vol. 2, pp. 202-215.

7. Zigang X., Yuelin D., Hongbo Z., Wong M.D.F. A Polynomial Time Exact Algorithm for Overlay-Resistant Self-Aligned Double Patterning (SADP) Layout Decomposition. Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on, 2013, vol. 8, pp. 1228-1239.

8. Шахнов В.А., Зинченко Л.А., Резчикова Е.В., Аверья-нихин А.Е. Алгоритм преобразования топологии субмикронных СБИС // Вестн. МГТУ им. Н.Э. Баумана, 2011, pp. 20-28.

9. Шахнов В.А., Зинченко Л.А., Верстов В.А. Трансформация топологии субмикронных СБИС для технологии двойного шаблона // Микроэлектроника. 2013. Т. 42. № 6. С.427-439.

10. Hailong Y., Yici C., Wei Z. WIPAL: window-based parallel layout decomposition in double patterning lithography. Proc. IEEE Intern. Conf. on Solid-State and Integrated Circuit Technology (ICSICT), 2012, pp. 1-4.

11. Bernstein K., Rohrer N.J. SOI Circuit Design Concepts. Kluwer Academic Publishers, London, 2003, 222 p.

12. Colinge J. Multi-gate SOI MOSFETs. Solid-State Electronics, 2004, vol. 48, pp. 897-905.

13. Shakhnov V.A., Zinchenko L.A., Verstov V.A. Parallel Algorithm of SOI Layout Decomposition for Double Patterning Lithography on High-Performance Computer Platforms. Technological Innovation for Collective Awareness Systems. IFIP Advances in Information and Communication Technology, 2014, vol. 423, pp. 543-550.

14. Graphviz. URL: http://www.graphviz.org/ (дата обращения: 18.01.2016).

15. Zinchenko L.A., Makarchuk V.V., Verstov V.A. SOI layout decomposition for double patterning lithography on high-performance computer platforms. Proc. SPIE 9440, Intern. Conf. on Micro-and Nano-Electronics 2014, 94400X, 2014. URL: http:// proceedings.spiedigitallibrary.org/proceeding.aspx?articleid=20864 93 (дата обращения: 18.01.2016).

16. NanGate, Inc. NanGate 45nm Open Cell Library. URL: http://www.nangate.com/?page_id=2325, 2008 (дата обращения: 18.01.2016).

DOI: 10.15827/0236-235X.114.100-104 Received 19.01.16

VISUAL ANALYTICS SUPPORT SYSTEM OF VLSI LAYOUT DESIGN FOR DOUBLE PATTERNING TECHNOLOGY

(The research has been done with financial support from RFBR within the scientific project no. 14-07-31074 мол а) Shakhnov V.A., Corresponding Member of RAS, Dr.Sc. (Engineering), Professor;

Zinchenko L.A., Dr.Sc. (Engineering), Professor;

Verstov V.A., Postgraduate Student, v.verstov@gmail.com;

Makarchuk V. V., Ph.D. (Engineering), Associate Professor (Bauman Moscow State Technical University, 2nd Baumanskaya St. 5, Moscow, 105005, Russian Federation) Abstract. The paper discusses a software tool for visualization and analytical support of VLSI layout design process. It is noted that visualization is a very important part of the system-on-chip design process. Nowadays a VLSI design engineer has to manage big data arrays during his everyday duties. The paper notes that the main purpose of visualization is data transformation from format that is suitable for high-performance computing to format that is convenient for human perception and

cognition. An analytics support tool for system-on-chip design process is based on clustering and cognitive technologies for different project solutions representation of VLSI layout during its decomposition for double or multi-patterning. VLSI layout decomposition is based on graph models, e.g. a contradiction graph. The paper proposes an approach to clustering and classification of contradictions that a design-engineer has to manage during VLSI layout decomposition for double or multi-patterning. The authors propose different project solutions according their contradiction classification. They also illustrate the approach to contradiction visualization for the double patterning technology.

Keywords: cognitive informatics, VLSI, multiple patterning, visual analytics, graph theory.

1. Baranyi P., Csapo A. Definition and Synergies of Cognitive Infocommunications. Acta Polytechnica Hungarica. 2012, vol. 9, pp. 67-83.

2. Persa G., Csapo A., Baranyi P. CogInfoCom Systems from an Interaction Perspective — a Pilot Application for EtoCom. Journ. of Advanced Computational Intelligence and Intelligent Informatics. 2012, vol. 16, no. 2, pp. 297-304.

3. Sallai G. The Cradle of Cognitive Infocommunications. Acta Polytechnica Hungarica. 2012, vol. 9, no. 1, pp. 171-181.

4. Shakhnov V., Zinchenko L., Makarchuk V., Verstov V. Heterogeneous Knowledge Representation for VLSI Systems and MEMS Design. Proc. of the 2013 IEEE 4th Int. Conf. on Cognitive Infocommunications (CogInfoCom). 2013, pp. 189-194.

5. Patterson O.D., Ryan D.A., Monkowski M.D., Nguyen-Ngoc D., Morgenfeld B., Lee Ch.-H., Liu Ch.-H., Chen Ch.-M., Chen Sh.-Ts. Early Detection of Systematic Patterning Problems for a 22nm SOI Technology using E-Beam Hot Spot Inspection. Proc. SEMI2013. 2013, pp. 295-300.

6. Ghaida R.S., Agarwal K.B., Nassif S.R., Xin Y., Liebmann L.W., Gupta P. Layout Decomposition and Legalization for Double-Patterning Technology. IEEE Trans. on Computer-Aided Design of Integrated Circuits and Systems. 2013, vol. 2, pp. 202-215.

7. Zigang X., Yuelin D., Hongbo Z., Wong M.D.F. A Polynomial Time Exact Algorithm for Overlay-Resistant Self-Aligned Double Patterning (SADP) Layout Decomposition. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2013, vol. 8, pp. 20-28.

8. Shakhnov V., Zinchenko L., Rezchikova E., Averyanikhin A. An algorithms of VLSI layout decomposition. Vestn. Mosk. gos. tekh. univ. [Herald of the Bauman Moscow State Technical Univ. Series Instrument Engineering]. 2011, vol. 1, pp. 76-87.

9. Shakhnov V., Zinchenko L., Verstov V. VLSI layout decomposition for double patterning. Mikroelektronika [Microelectronics]. 2013, vol. 6, pp. 427-439 (in Russ.).

10. Hailong Y., Yici C., Wei Z. WIPAL: window-based parallel layout decomposition in double patterning lithography. Proc. of the IEEE Int. Conf. on Solid-State and Integrated Circuit Technology (ICSICT). 2012, pp. 1-4.

11. Bernstein K., Rohrer N.J. SOI Circuit Design Concepts. Kluwer Academic Publ., London, 2003, 222 p.

12. Colinge J. Multi-gate SOI MOSFETs. Solid-State Electronics. 2004, vol. 48, pp. 897-905.

13. Shakhnov V.A., Zinchenko L.A., Verstov V.A. Parallel Algorithm of SOI Layout Decomposition for Double Patterning Lithography on High-Performance Computer Platforms. Technological Innovation for Collective Awareness Systems. IFIP Advances in Information and Communication Technology. 2014, vol. 423, pp. 543-550.

14. Graphviz. Available at: http://www.graphviz.org/ (accessed January 18, 2016).

15. Zinchenko L.A., Makarchuk V.V, Verstov V.A. SOI layout decomposition for double patterning lithography on highperformance computer platforms. Proc. SPIE 9440, Int. Conf. on Micro- and Nano-Electronics 2014. 2014. Available at: http://proceedings.spiedigitallibrary.org/proceeding.aspx?articleid=2086493 (accessed January 18, 2016).

16. NanGate, Inc. NanGate 45nm Open Cell Library. 2008. Available at: http://www.nangate.com/?page_id=2325 (accessed January 18, 2016).

Примеры оформления статьи в списке литературы

1. Шахнов В.А., Зинченко Л.А., Верстов В.А., Макарчук В.В. Система визуализации и аналитической поддержки проектирования топологии СБИС для технологии двойного шаблона // Программные продукты и системы. 2016. № 2 (114). С. 100-104.

2. Шахнов В.А., Зинченко Л.А., Верстов В.А., Макарчук В.В. Система визуализации и аналитической поддержки проектирования топологии СБИС для технологии двойного шаблона // Программные продукты и системы. 2016; DOI: 10.15827/0236-235X.114. 100-104.

3. Shakhnov V.A., Zinchenko L.A., Verstov V.A., Makarchuk V.V. Visual analytics support system of vlsi layout design for double patterning technology. Programmnye produkty i sistemy [Software & Systems]. 2016, no. 2, pp. 27-33 (in Russ.); DOI: 10.15827/0236-235X. 114.100-104.

Добавить комментарий

Ваш адрес email не будет опубликован. Обязательные поля помечены *